プラットフォーム・デザイナー (旧 Qsys) プロジェクトで UniPHY ベースの外部メモリー・インターフェイス IP を使用する際、クロックの欠落または無視に関するフィッターまたはタイミング・アナライザーの警告が表示されるのはなぜですか?

プラットフォーム・デザイナー (旧 Qsys) プロジェクトの .qip ファイルでは、UniPHY 外部メモリー・インターフェイス IP sdc ファイルが正しい順序にない可能性があり、クロック警告や重要な警告が欠落または無視される理由となる可能性があります。これは通常、UniPHY IP が 2 つのインターフェイス間でフェーズロック・ループ (PLL) と遅延ロックループ (DLL) を共有する際に使用されます。

考えられる回避策は次の 2 つあります。

1. Qsys .qip ファイル内の sdc ファイルをコメントアウトし、Quartus® プロジェクト設定 -> タイミング・アナライザー -> SDC ファイルの必須順に追加して、プロジェクトに含めます。
2. Qsys .qip ファイルを変更して、sdc ファイルを必要な順序に配置します。

各 UniPHY IP インスタンスについて、_p0.sdc ファイルを、その UniPHY IP の他の sdc ファイルの前に配置します。

クロック共有タイミング・フローが正しく動作するには、.qip ファイルの順序 (およびタイミング sdc ファイル) が、関連するスレーブ sdc ファイルの前にマスター sdc ファイルがリストされるようにする必要があります。

詳細については、外部メモリー・インターフェイス・ハンドブック 第 3 巻の機能説明 - UniPHY の章にある、DLL および PLL 共有インターフェイス」セクションを参照してください。

この問題は、Quartus® II ソフトウェア・バージョン 12.0 以降で修正されています。