低レイテンシー・イーサネット 10G MAC の Cadence NCSim VHDL コンパイルエラー

Cadence NCSim VHDL シミュレーターがコンパイルエラーを引き起こす可能性があります。 低レイテンシー・イーサネット 10G MAC デザイン向け。シミュレーター・ライブラリー Qsys .spd ファイル内のマッピングには、以下のようなエラーが表示されます。

ncelab: *W、ARCMRA: Work の 2009 年。TOP_TB:RTL、MRA (大部分 最近分析) architecture.ncelab: *E、MULVLG: バインディングの可能性 例えば、「top_inst.top_tb_top_inst:rtl」のデザインユニット「altera_reset_controller」などです。 are: alt_em10g32_0.altera_reset_controller:module rst_controller.altera_reset_controller:module.ncelab: *W、CUNOTB: コンポーネント・インスタンスが完全にバインドされていない (top_tb:top_inst:rst_controller) [ファイル:top_tb_top_inst.vhd、Line:352].ncsim: 12.20-s014: (c) 著作権 1995-2013 年 Cadence Design Systems, Inc.ncsim: *F,NOS SNAPSHOT ライブラリーに「top_tb」が存在しません。

この問題を回避するには、シミュレーション・スクリプトを再生成します。 次のコマンドを使用します。

ip-make-simscript --spd= --compile-to-work

この問題は、今後のインテル® Quartus® ソフトウェアのバージョンで修正される予定です。 II ソフトウェア。