詳細
Quartus® II ソフトウェアは、リカバリーされたクロックをレシーバーからトランスミッター PLL の基準クロック入力に接続することを意図して防止します。
リカバリーされたクロックは、受信データストリームに組み込まれているクロックから抽出されます。データストリームがチャネル全体に伝達されると、リカバリーされたクロックは未定義のジッター特性を持ちます。これはトランスミッター PLL の基準クロックに供給されると、送信ジッターが特定のプロトコルの送信ジッター仕様を超える可能性があります。
リカバリーされたクロック同期アーキテクチャーを実装する推奨の方法は、リカバリーされたクロックをFPGAの外部に配線し、専用トランシーバー・リファレンス・クロック・ピンの 1 つを介してFPGAに配線する前に、ジッター・クリーナーを介してクロックを渡すことです。