記事 ID: 000076014 コンテンツタイプ: トラブルシューティング 最終改訂日: 2013/12/26

Uni インテル® FPGA IP PHY を備えた DDR3 SDRAM コントローラーが、個々のマルチポート・フロント・エンド・ポートをリセットした後に、無効な読み込みデータを返すのはなぜですか?

環境

    インテル® Quartus® II サブスクリプション・エディション
    UniPHY インテル® FPGA IP 搭載 DDR3 SDRAM コントローラー
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® II ソフトウェアの問題により、UniPHY インテル® FPGA IP搭載 DDR3 SDRAM コントローラーは、コントローラー全体ctl_reset_nをリセットせずに、個々のマルチポート・フロント・エンド (MPFE) ポートをリセット (mp_*reset_n*/soft_reset_nglobal_reset_n) した後に、無効な読み取りデータを返す可能性があります。この問題は、読み取りデータ FIFO の書き込みアドレスレジスターが、読み取りアドレスレジスターと共にリセットされていないために発生します。このミスマッチは、コントローラーから返された読み取りデータの間違った場所を指す読み取りアドレスにつながります。

解決方法

この問題は、Quartus® II ソフトウェア・バージョン 15.0 で修正されています。

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