記事 ID: 000075974 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

外部 PLL モードで ALTLVDS メガファンクションを使用する際に Time Optimizer がtx_enable、tx_inclock、rx_enable、およびタイミング・パスをrx_inclockしないのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Time Optimizer は、外部 PLL モードで ALTLVDS メガファンクションを使用する場合、tx_enableとtx_inclock、rx_enableおよびrx_inclockタイミング・パスを分析しません。これらのパスは専用配線を使用するため、ALTLVDS メガファンクションで使用される PLL 出力クロックで位相シフトが正しく設定されている限り、Alteraはこれらのパス間のタイミングを保証します。

関連記事

関連製品

本記事の適用対象: 31 製品

Stratix® IV E FPGA
Arria® II GX FPGA
HardCopy™ IV GX ASIC デバイス
Arria® V GX FPGA
Stratix® V GT FPGA
Arria® V GT FPGA
Stratix® III FPGA
Stratix® IV GX FPGA
Cyclone® V SE SoC FPGA
Cyclone® IV E FPGA
Arria® V SX SoC FPGA
Arria® V ST SoC FPGA
HardCopy™ IV E ASIC デバイス
Cyclone® III LS FPGA
Cyclone® V GT FPGA
Cyclone® III FPGA
Stratix® V GX FPGA
Cyclone® IV GX FPGA
Cyclone® II FPGA
Cyclone® V GX FPGA
Stratix® V GS FPGA
Stratix® II GX FPGA
Stratix® II FPGA
Stratix® IV GT FPGA
Cyclone® V E FPGA
Arria® II GZ FPGA
Stratix® V E FPGA
Arria® GX FPGA
HardCopy™ III ASIC デバイス
Cyclone® V SX SoC FPGA
Cyclone® V ST SoC FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。