記事 ID: 000075960 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

2 つの独立した PHY クロック・ネットワークをドライブできないArria V の中央 PLL

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    この問題は DDR2 および DDR3、LPDDR2、QDR II、RLDRAM に影響します。 II 製品。

    フィッターエラーは、Arria V デバイスの中央 PLL で生じる場合があります。 2 つの独立した PHY クロック・ネットワークを駆動するために使用されます。このような状況 PLL リファレンス・クロックが 2 つのメモリー・インターフェイスに入力されている場合に生じる場合があります。 両方ともセンター PLL を使用するような制約があります。

    解決方法

    この問題の回避策は、センター PLL を使用して 1 つのクロックツリーのみをドライブします。

    この問題は今後修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    Arria® V FPGA & SoC FPGA

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