詳細
PCI Express Electrical Gold テストでは、v2.0 CBB を被試験デバイス (DUT) に接続する必要があります。 CBB は 1ms で 100MHz の信号を送信し、ダウンストリーム・デバイスのテスト対象 (DUT) のリンク・トレーニングおよびステータス・ステート・マシン (LTSSM) を示し、複数のポーリング・コンプライアンス状態に移行することを示します。これらの状態の下で、DUT は、電気的信号準拠を確認するために、範囲で観察可能な Gen1、Gen2 (-3.5db Deemシファシスを使用)、および Gen2 (-6db Deemutsis を含む) のレートでデータを送信します。CBB は、ダウンストリーム・レシーバーに DC 結合されています。
IV GX デバイスStratix® DUT として使用する場合、異なるコモンモード・レベルの CBB に DC 結合されているため、Stratix IV GX レシーバーは信号を検出するために必要なコモンモード電圧 (0.85v) を受信しません。したがって、LTSSM を実装するFPGA ファブリックのロジックは、テストを完了するために複数のポーリング準拠状態に移行することはできません。
解決方法
CBB でテストする場合、外部プッシュボタンまたはユーザーロジックを使用して、FPGAファブリックに実装された LTSSM を強制的に異なるポーリング準拠状態に転送します。Stratix IV GX PCIExpress ハード IP ブロックを使用している場合、デザインで PCIExpress コンパイラーが生成したラッパー・ファイルの testin[5] ポートを表明します。 このポートを主張すると、ハード IP ブロック内の LTSSM が強制的にこれらの状態に移行します。testin[5] ポートは、16ns 以上 24ms 未満で表明する必要があります。