詳細
設計上、PCIe*® core は、リセットから外した後でアクティブTxsWaitRequest_oを high に設定します。ただし、アプリケーション・ロジックは、TxsRead_iまたはTxsWrite_iを表明する際にのみTxsWaitRequest_oを監視する必要があります。
TXsWaitRequest_0がデフォルトで表明されている理由コアがアプリケーションレイヤーによって送信される TX コマンドをデコードするために、さらにサイクルが必要になる場合があるためです。このプロセスは、TxsRead_iまたはTxsWrite_iがアクティブになっているときに開始します。
1. コアに追加のレイテンシーが必要な理由は 2 つあります。
A。Avalonの住所変換を実行するには®-MM - PCI Express*® 要求
B。PCI Express 仕様の要求に応じて、複数のリクエストへの書き込みトランザクションを解除するには
2. TX リクエストがアクティブな場合、コアは最終的に次の書き込みデータまたは新しいコマンドを処理する準備ができているときにTxsWaitRequest_oをクリアします。
3. コアの準備が整えば、リクエストの同じサイクルでコアがTxsWaitRequest_oを取り除く場合があります。