記事 ID: 000075932 コンテンツタイプ: トラブルシューティング 最終改訂日: 2015/04/16

インテル® ARRIA® 10 FPGA DDR4 PHY のみの IP シミュレーションの早い段階で、global_reset_nが切り替えられると、シミュレーションがストールします。

環境

    インテル® Quartus® II サブスクリプション・エディション
    シミュレーション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Arria® 10 FPGA DDR4 PHY のみ IP で機能シミュレーションを実行する際、シミュレーションの早い段階で global_reset_n を切り替えると、シーケンサーがストールして、afi_cal_success または afi_cal_fail がアサートされません。

これはシミュレーションのみの問題であり、ハードウェア機能には影響しません。

解決方法

回避策として、DDR4 シミュレーション・デザイン例の altera_avalon_reset_source ブロックで生成されたパターンと同様のglobal_reset_nパターンを適用します。

関連製品

本記事の適用対象: 4 製品

インテル® Arria® 10 GX FPGA
インテル® Arria® 10 GT FPGA
インテル® Arria® 10 SX SoC FPGA
インテル® Arria® 10 FPGA & SoC FPGA

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