記事 ID: 000075916 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

STRATIX IV GX デバイスで PCI Express (PIPE) x8 コンフィグレーションをシミュレートすると、コアクロックアウト [1] ポートは常にロジックが低いのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

PCI Express (PIPE) x8 構成でStratix® IV GX トランシーバーをインスタンス化すると、ALTGX MegaWizard® プラグイン・マネージャーは出力ポートに 2 ビットを提供し coreclkout 、トランシーバー・ブロックごとに 1 つを提供します。

 

Alteraは、上記のコンフィグレーションの機能シミュレーション中に、 coreclkout[1] ロジックゼロで常にスタックしていることを確認しています。予想される動作は、両方に移行 coreclkout[0] することです coreclkout[1] 。

 

回避策: Altera coreclkout[0] は、デザインのユーザーロジックをクロックするためにポートのみを使用することを推奨します。

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