記事 ID: 000075870 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

UniPHY 外部メモリー・インターフェイスの最小パルス幅タイミング障害

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    Stratix V デバイスを超える速度で設計 500MHz の場合、最小パルス幅のタイミング・エラーが発生する場合があります。

    解決方法

    この問題の回避策はありません。

    関連製品

    本記事の適用対象: 1 製品

    Stratix® V FPGA

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