記事 ID: 000075858 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

FPGA・プログラミング中の U-Boot タイムアウト

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    Cyclone V SoC HPS では、U-Boot は完了せずにタイムアウトすることがあります。 次に、-6 のエラーコードを報告します。これはFPGAが制御していることを示します。 ブロックは有効なデータを取得できません。これは、FPGA・マネージャーが U-Boot テストの前に初期化フェーズを終了します。次のように、 結果として、FPGA・マネージャーのフィールドの値が表示 stat.mode されます。 is USERMODE 、U-Boot タイムアウトが待機 stat.mode 中 に設定します INITPHASE 。

    解決方法

    U-Boot ソースファイル の arch/arm/cpu/armv7/socfpga/fpga_manager.cを編集します。 テストを変更 stat.mode して、 = または = を許可します stat.mode INITPHASE stat.mode USERMODE 。

    または、v13.1 以降にアップグレードしてください。

    関連製品

    本記事の適用対象: 1 製品

    Cyclone® V FPGA & SoC FPGA

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