Stratix® II およびStratix II GX デバイスでは、高速 PLL はそれぞれ DPA 使用時に最大 25 個の altlvds レシーバー・チャネルをドライブできます。 各センター・ファスト PLL は、隣接する各バンクで最大 25 個の altlvds レシーバー・チャネルを駆動し、合計 50 チャネルまで駆動できます。 要件は、すべての DPA 受信機チャネルがバンクごとに互いの 25 のラボ行内になければなりません。 すべてのデバイスが、センター・ファスト PLL によって駆動される 25 個の DPA チャネルをサポートできるとは限りません。これは、使用するデバイスのレイアウトによって異なります。
お使いのデバイスが特定の数の DPA チャネルをサポートできると分かっている場合もありますが、Quartus® II ソフトウェアはコンパイルプロセス中に、デバイスで利用可能な DPA レシーバーの数を超えているというエラーを発行する場合があります。 例えば、EP2SGX130GF1508 デバイスには 48 個のチャネルがあり、センター・ファスト PLL のいずれかによって駆動できます。 (1 つのセンター・ファスト PLL を使用して両バンクのレシーバーを駆動すると、もう一方のセンター・ファスト PLL を使用してレシーバーを駆動することはできません)。 altlvds_rx MegaWizard® のチャネル数を 48 に設定すると、インテル® Quartus® II ソフトウェアがピン位置が割り当てされていない場合にピンを配置する方法により、コンパイルエラーが発生する場合があります。
Stratix II およびStratix II GX サイドバンクには 2 種類の専用入力クロックピンがあり、1 つは PLL を駆動できる専用クロック入力です。 もう 1 つのタイプはデュアル目的ピンで、PLL の専用クロック入力ピンとして使用することも、SERDES レシーバーとして使用することもできます。 Quartus® II フィッターが PLL 入力クロックをデュアル目的ピンの 1 つに配置すると、レシーバー・チャネルの 1 つを失い、フィット・エラーが発生しません。
このエラーを回避するために、クロックピンにピンを割り当て、SERDES 回路を持たない専用入力ピンに配置することができます。 これにより、デザインで使用可能な DPA レシーバー・チャネルの最大数を確保できます。
以下では、I/O バンク 1 および 2 in Stratix II およびStratix II GX デバイスで利用可能な専用クロックピンについて説明します。
CLK0p、CLK2p: SERDES レシーバーを備えた専用の入力クロックピン。
CLK1p、CLK3p: SERDES レシーバーを使用しない専用の入力クロックピン。
以下では、I/O バンク 5 および 6 in Stratix II デバイスで利用可能な専用クロックピンについて説明します。
CLK8p、CLK10p: SERDES レシーバーを備えた専用の入力クロックピン。
CLK9p、CLK11p: SERDES レシーバーのない専用の入力クロックピン。
すべての FPLL[10.7]CLKp ピンには SERDES レシーバーがありません。これらは、コーナー高速 PLL 用の専用クロック入力ピンです (すべてのデバイスで使用できるわけではありません)。
差動オンチップ終端は、SERDES レシーバーを備えたデュアル目的の専用クロック入力ピンでのみサポートされます。 SERDES レシーバーを備えない専用の入力クロックピンは、チップ上の差動終端をサポートしません。外部抵抗が必要です。