クリティカルな問題
詳細
IP カタログから JESD204B デザイン例を生成し、ソフト・モードを有効にする場合 パラメーター・エディターの PCS では、テストベンチのシミュレーションに失敗し、以下のように表示されます。 エラーメッセージ:
JESD204B シミュレーションの実行: LINK=2、L=2、M=2、F=2、DATARATE/L=6.144Gbps
# パターンチェッカー: 有効なデータが見つかりません!
# JESD204B Tx コア: Tx リンクエラーが見つかりました!
# JESD204B Rx コア: OK!
# TESTBENCH_FAILED: SIM エラー!
解決方法
次のXCVR_ATX_PLLのPMA_WIDTH設定を変更します。
gen_ed_sim_verilog.tcl または gen_ed_sim_vhdl.tcl スクリプト
20 から 40 まで。次に、スクリプトをもう一度実行して、適切なシミュレーション・モデルを再生成します。
この問題は今後のリリースで修正される予定です。