記事 ID: 000075735 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

PCI Express HardIP "Error: PLL" を使用すると、次のエラーメッセージが表示されるのはなぜでしょうか?<variation name="">_example_chaining_pipen1b:core|<variation name="">_plus:ep_plus|<variation name="">:epmap|<variation name="">_serdes:serdes|<variation name="">_serdes_alt_c...

環境

  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    以下のエラーは、PCI Express® HardIP を使用した場合、およびデバイスセットが限られている Quartus® II をインストールした場合に発生します。例えば、IV GX デバイスのサポートがインストールされているCyclone®のみです。

    このエラーを回避するには、すべてのデバイス famlies がインストールされていることを確認して、Quartus® II を再インストールしてから PCI Express IP を再生成してください。

    この問題は、インテル® Quartus® II ソフトウェアの今後のバージョンで修正される予定です。

     

    エラー: PLL "<バリエーション名>_example_chaining_pipen1b:core|バリエーション名<>_plus:ep_plus|バリエーション名<>:epmap|<>_serdes:serdes|バリエーション名>_serdes_alt_c3gxb_aac8_serdes_alt_c3gxb_aac8_component|altpll:pll0|altpll_ld81:auto_generated|pll1 >名にはポート CLK[0] が接続されていますが、パラメーター・clk0_multiply_byおよび/ またはパラメーター・clk0_divide_byは未指定または 0 に設定されています。

    関連製品

    本記事の適用対象: 5 製品

    Arria® II GX FPGA
    Stratix® IV GT FPGA
    Stratix® IV GX FPGA
    Arria® II GZ FPGA
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