詳細
PLL シミュレーションはサイクルごとに 64 ステップ構成され、ステッピングは 1ps の粒度に制限されます。一部の周波数設定では、pll ステップは 64 ステップに分割すると小数点を持ち、PLL ステップの持続時間は丸められます。altmemphy IP はフェーズを継続的に増加するため、シミュレーションで十分なエラーが発生してサイクルから完全に 180 度になるのに時間はかからずに済みます。
解決方法
この問題を回避するには、シミュレーションの対象値に最も近い PLL 基準クロック値を計算します。
例：
24.576MHz (40.690ns) の場合、PLL はサイクル当たり 64 ステップ構成されます。そのため、1 ステップ当たり 635.78ps かかります。 PLL シミュレーションは、1ps の粒度によるステッピングに限定されているため、1 ステップ当たり 636ps を使用します。altmemphy IP はフェーズを継続的に増加するため、シミュレーションで十分なエラーが発生してサイクルから完全に 180 度になるのに時間はかからずに済みます。
この周波数範囲でこのようなエラーを回避するには、24.606MHz の 64 倍の値を確認します (この値は 24.567MHz に近い値です)。
実際のアプリケーションでは、引き続き実際の参照周波数を維持できます。