記事 ID: 000075716 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

PCI Express* IP リンク・インスペクターのインテル® Stratix® 10 ハード IP のタイムスタンプ値が過大評価されているのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Avalon-MM インテル® Stratix® 10 PCI Express* のハード IP
  • Avalon-ST インテル® Stratix® 10 PCI Express* のハード IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    PCI Express* リンク・インスペクターの インテル® Stratix® 10 ハード IP の問題により、タイムスタンプの値が実際の時間より大きくなっています。

    例えば、PCI Express* coreclkout で インテル® Stratix® 10 ハード IP を 125MHz で使用すると、タイムスタンプの値は推定値の約 20% (実際の 10ms と比較して 12ms) を超えて表示されます。

    これは、ユーザー定義の 125MHz または 250MHz のコアクロック と、常に Link Inspector で使用される 100MHz クロックとの間に差異があるためです。

    解決方法

    この問題を回避するには、以下のようにタイムスタンプ値に乗算係数を適用します。

    125MHz コアクロックアウトを使用する場合、タイムスタンプの値に 0.8 (100MHz / 125MHz) の乗算係数を掛けます。

    250MHz コアクロックアウトを使用する場合、タイムスタンプの値に 0.4 (100MHz / 250MHz) の乗算係数を乗算します。

     

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。

     

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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