記事 ID: 000075705 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

Stratix V GX または Arria V GZ デバイスで Low Latency またはネイティブ PHY、10G PCS ベーシックモードを使用している場合、レシーバー・レイテンシーが過剰なのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    以下の条件下で、Stratix® V GX または Arria® V GZ デバイスで Low Latency またはネイティブ PHY、10G PCS ベーシックモードを使用すると、レシーバーのレイテンシーが過剰になる場合があります。

    • [Bit Slip] が [Word Alignment] モードとして選択されている場合
    • 66:40、64:32、または 50:40 に設定された卉卉率

    上記のトランシーバー PHY 構成では、rx_bitslip ポートがファブリック・インターフェイス幅 -1 倍以上切り替 FPGAえると、ラウンドトリップ・ループバック・レイテンシーが 1~23 回増加する場合があります。

    解決方法

    この問題を回避するには、上記のトランシーバー PHY 構成でファブリック・インターフェイス幅 -1 倍以上FPGA rx_bitslipポートを切り替えないでください。

     

    Alteraでは、トランシーバー PCS パイプラインのレイテンシーを考慮して、rx_bitslipパルスを少なくとも 20 個の並列クロックサイクルで分離することを推奨します。

     

    その他の回避策としては、ネイティブ PHY でrx_clkslip機能を使用する方法があります。

    関連製品

    本記事の適用対象: 4 製品

    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA
    Arria® V GZ FPGA

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。