詳細
以下の条件下で、Stratix® V GX または Arria® V GZ デバイスで Low Latency またはネイティブ PHY、10G PCS ベーシックモードを使用すると、レシーバーのレイテンシーが過剰になる場合があります。
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[Bit Slip] が [Word Alignment] モードとして選択されている場合
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66:40、64:32、または 50:40 に設定された卉卉率
上記のトランシーバー PHY 構成では、rx_bitslip ポートがファブリック・インターフェイス幅 -1 倍以上切り替 FPGAえると、ラウンドトリップ・ループバック・レイテンシーが 1~23 回増加する場合があります。
解決方法
この問題を回避するには、上記のトランシーバー PHY 構成でファブリック・インターフェイス幅 -1 倍以上FPGA rx_bitslipポートを切り替えないでください。
Alteraでは、トランシーバー PCS パイプラインのレイテンシーを考慮して、rx_bitslipパルスを少なくとも 20 個の並列クロックサイクルで分離することを推奨します。
その他の回避策としては、ネイティブ PHY でrx_clkslip機能を使用する方法があります。