PCI Express* デザイン例のインテル® FPGA P タイル・Avalon・ストリーミング IP が、トップレベルのピン、ポートにリコンフィグレーション・インターフェイスをエクスポートするのはなぜですか?

PCI Express* のインテル® FPGA P タイル Avalon ストリーミング IP のデザイン例に問題があるため、リコンフィグレーション・インターフェイスが正しくトップレベルのピン / ポートにエクスポートされていませんか?

これにより、実際の PCB 上でこれらのピンに接続されている信号によってデザインが不安定になる可能性があります。

以下のシグナルが正しくトップレベルにエクスポートされていません。

dummy_user_avmm_rst_reset
p0_config_tl_dl_timer_update
xcvr_reconfig_read
xcvr_reconfig_readdatavalid
xcvr_reconfig_waitrequest
xcvr_reconfig_write
p0_config_tl_tl_cfg_add
p0_config_tl_tl_cfg_ctl
p0_config_tl_tl_cfg_func
p0_tx_cred_tx_cdts_type
p0_tx_cred_tx_data_cdts_consumed
xcvr_reconfig_address
xcvr_reconfig_writedata
xcvr_reconfig_readdata

この問題を回避するには、トップレベルの RTL を変更してこれらの信号のエクスポートを停止するか、仮想ピン割り当てを使用して同様の処理を行います。

この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 21.3 以降で修正されています。