記事 ID: 000075688 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/06/30

25G SyncE、IEEE 1588 PTP、RSFEC が同時に有効になっている場合、イーサネット・インテル® FPGA IPの E タイル・ハード IP に対して IP 生成エラーが発生するのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    イーサネット
    25G イーサネット・インテル® FPGA
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 21.2 の問題により、イーサネット・インテル® FPGA IPの E タイルハード IP で 25G SyncE、IEEE 1588 PTP、RSFEC が有効になっている場合、パラメーター「l_elane_ehip_rate」(l_elane_ehip_rate) の IP 生成エラー「custom_rate_25gx1_fec」が表示されます。

解決方法

この問題の回避策はありません。

バージョン 21.2 で IP を正常に生成するために、この 3 つのオプションのうち 2 つのオプションのみを同時に選択できます。

この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション / スタンダード・エディション・バージョン 21.3 以降で修正されています。

関連製品

本記事の適用対象: 2 製品

インテル® Agilex™ FPGA & SoC FPGA
インテル® Stratix® 10 FPGA & SoC FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。