記事 ID: 000075684 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

ビデオソースがリンク・トレーニングを開始する前に、DisplayPort IP コアのIRQ_HPDが予期せず主張するのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    DisplayPort* インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

DisplayPort IP コアシンクは、レシーバーのノイズによりCR_Lockを表明する場合があります。無効なCR_Lockは、ビデオソースがリンク・トレーニングを開始する前に、不正なIRQ_HPDメッセージが表示される可能性があります。DisplayPort* ソース・デバイスは、リンク・トレーニングが始まるまで、この不正なIRQ_HPDメッセージを無視する必要があります。

関連製品

本記事の適用対象: 4 製品

Arria® V FPGA & SoC FPGA
インテル® Arria® 10 FPGA & SoC FPGA
Cyclone® V FPGA & SoC FPGA
Stratix® V FPGA

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