記事 ID: 000075662 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

P タイルの PCI Express* のマルチチャネル DMA IP に Config TL インターフェイスのバス幅が正しくないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    P タイルの PCI Express* 向けマルチチャネル DMA IP に問題があるため、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 21.1 では、Config TL インターフェイスが不正な幅を報告しています。

    usr_hip_tl_config_func_o信号は 3 ビット信号で、usr_hip_tl_config_ctl_o信号は 16 ビット信号でなければなりません。

    解決方法

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのリビジョン 21.2 以降で修正されています。

    PCI Express* 向けマルチチャネル DMA IP ユーザーガイドは、今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 3 製品

    インテル® Stratix® 10 DX FPGA
    インテル® Agilex™ F シリーズ FPGA および SoC FPGA
    インテル® Agilex™ 7 FPGA & SoC FPGA I シリーズ

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。