記事 ID: 000075658 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/05/05

CSR 最適化パラメーターを有効にしたサブクラス 1 モードで構成した場合、JESD204C インテル® FPGA IP TX 出力ポートj204c_tx_avst_ready低いままであるのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    JESD
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 21.1 以前では既知の問題があるため、JESD204C インテル® FPGA IPがインテル® Stratix® 10 FPGAまたは® インテル Agilex 7 デバイスの TX モードで使用され、CSR 最適化が有効になっているサブクラス 1 モードに設定されている場合、Avalon-ST 信号j204c_tx_avst_readyは永続的に低いままです。

この問題は、CSR 最適化が有効になっているサブクラス 0 バリアントまたは CSR 最適化が無効になっているサブクラス 1 バリアントには影響しません。

解決方法

この問題の回避策はありません。

この問題を回避するために、サブクラス 1 モードでは CSR 最適化機能を使用しないでください。

この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 21.2 以降で修正されています。

関連製品

本記事の適用対象: 3 製品

インテル® Agilex™ FPGA & SoC FPGA
インテル® Stratix® 10 MX FPGA
インテル® Stratix® 10 TX FPGA

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