クリティカルな問題
Stratix® 10 ES PCIe* ハード IP では、TLP 送信中にクレジット漏えいが発生する可能性があります。ハードIP内部のTX FIFOがいっぱいになると、クレジットリークが発生する可能性があります。これにより、TX クレジット インターフェイスで報告される不正確なクレジット消費情報に関連して、ユーザー インターフェイスが調整される可能性があります。
ES1 L タイル、ES2 L タイル、または ES1 H タイルを備えた Stratix 10 GX デバイス上のすべての Gen1、Gen2、および Gen3 構成が影響を受け、パフォーマンスの低下によって帯域幅が低下する可能性があります。
このエラッタを回避するには、次の式を使用して、各トランザクションの種類 (転記済 (P)、非転記 (NP)、完了 (Cpl) で使用可能な貸方を監視およびガードバンド化する必要があります。TX クレジット インターフェイスの tx_*_cdts_consumed 信号を使用して tx_*_cdts_limit を計算しないでください。
利用可能なクレジット = パートナーから提供されたクレジット – GB
ここで、GB = データの場合は 128 クレジット、ヘッダーの場合は 64 クレジットです。
128 クレジット未満をアドバタイズするデバイスには、この回避策は適用されません。
以下は、PCIe *順序付けルールに従っている間、クレジット漏洩を回避するためのNPH TLPトラフィックタイプ(ペイロードなしのメモリ読み取り)の擬似コードの例です
1a.次のように、未処理の NP TLP の数を追跡します
If (num_of_outstanding_NP_TLP < Initial_NPH_Credit) {
Send_NPH_packet;
}
1b. (OR) NPH TLP の利用可能なクレジットを次のようにガードバンドします。
If ((tx_nph_cdts – 64) > 0) {
Send_NPH_packet;
}
このエラッタは、ES3 L タイル、プロダクション L タイル、ES2 H タイル、またはプロダクション H タイルを搭載した Stratix® 10 GX デバイス、およびすべての インテル Stratix 10 SX デバイスで修正されています。