クリティカルな問題
インテル® Stratix®10 ES PCIe* ハード IP は、TLP 伝送中にクレジット・リークが発生する可能性があります。 ハード IP 内部 TX FIFO が満たされると、クレジット・リークが発生する可能性があります。これにより、TX クレジット・インターフェイスで不正確なクレジット消費情報が報告されると、ユーザー・インターフェイスがスロットリングされる可能性があります。
ES1 L タイル、ES2 L タイル、または ES1 H タイルを搭載したインテル Stratix 10 GX デバイス上のすべての Gen1、Gen2、Gen3 構成に影響を与え、パフォーマンスが低下し、帯域幅が減少する場合があります。
このエラッタを回避するには、以下の式を使用して、ポステッド (P)、ノンポステッド (NP)、完了 (Cpl) の各トランザクションタイプで利用可能なクレジットを監視および保護する必要があります。TX クレジット・インターフェイスのtx_*_cdts_consumed信号を使用して、tx_*_cdts_limitを計算しないでください。
利用可能なクレジット = パートナーから宣伝されたクレジット - GB
GB = データの 128 クレジット、ヘッダーに 64 クレジット。
宣伝単位が 128 クレジット未満のデバイスの場合、この回避策は適用されません。
以下は、PCIe* の注文ルールに従いながらクレジットの漏洩を回避するために、NPH TLP トラフィックタイプの疑似コードの例 (ペイロードなしで読み取ったメモリー) です。
1a。 以下のように未処理のNP TLPの数を追跡します
場合 (num_of_outstanding_NP_TLP < Initial_NPH_Credit) {
Send_NPH_packet;
}
1b。 (OR)ガードバンドは、以下のように NPH TLP で利用可能なクレジットをバンドします。
もし ((tx_nph_cdts – 64) > 0) {
Send_NPH_packet;
}
このエラッタは、ES3 L タイル、プロダクション L タイル、ES2 H タイル、またはプロダクション H タイルを備えたインテル Stratix 10 GX デバイスで修正され、すべての 10 SX デバイスインテル Stratix修正されています。