記事 ID: 000075633 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/03/15

インテル® Cyclone® V デバイスの上の PCI* Express ハード IP のserdes_pll_locked信号がロックされないのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    Cyclone® V PCI Express* のハード IP インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® Prime ソフトウェアの問題により、6 個のトランシーバー・チャネルと 2 個の PCIe* ハード IP を含むインテル® Cyclone® V デバイスでは、上部の PCIe* ハード IP の serdes_pll_locked 信号がロックできない問題が発生します。低い PCIe ハード IP はこの問題を解決し、正しく動作しています。

解決方法

この問題を回避するには、Quartus® で生成された SOF ファイル上で、enable_rx_pma_direct.xml スクリプトを実行します。

下のコマンドラインからスクリプトを実行し、ここから .xml スクリプトをダウンロードし、Quartus プロジェクト・ファイル (.qpf) と同じディレクトリから実行します。

quartus_asm -e -x enable_rx_pma_direct.xml

 

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Cyclone® V FPGA & SoC FPGA

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