記事 ID: 000075625 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

FIR II インテル FPGA IPコアのデシメーション・モードがプリアダーと入力レジスターを DSP ブロックにパックできないのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    FIR II インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® Prime ソフトウェアの問題により、係数と入力データ幅が 19 ビットおよび 18 ビットの場合、FIR II インテル FPGA IPコアをデシメーターするプリアダーと入力レジスターは DSP ブロックにパックできません。また、デザインのタイミング性能に大きな影響を与える可能性があります。

解決方法

係数幅 18 または 20 ビットを使用します。この問題は、インテル® Quartus® Prime 開発ソフトウェアの今後のバージョンで修正される予定です。

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