記事 ID: 000075618 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/07/30

200GE-8 と PTP または 100GE-4 (PTP 対応) バリアントと FGT PMA を使用している場合、F タイル・イーサネット インテル® FPGA Hard IP のデザイン例がインテル® Quartus® サポートロジック生成フェーズを通過しないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 21.2 の問題により、F タイル・イーサネット・インテル® FPGA Hard IPのデザイン例は、「エラー (21842): Solver failed to find a solution」により Quartus® サポートロジック生成フェーズに合格できません。

    このエラーは、FGT PMA を備えた 200GE-8 または PTP バリアントを備えた 100GE-4 のいずれかを使用し、ロケーション制約が適用されていない場合に発生します。

    解決方法

    PTP バリアントを搭載した 200GE-8 でこの問題を回避するには、FGT クワッド 2 および 3 を選択する .qsf 設定を使用してピン割り当てを行います。PTP バリアント搭載の 100GE-4 では、FGT クアッド 0 を選択する .qsf 設定を使用してピン割り当てを行います。

    この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 22.2 で修正されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Agilex™ FPGA & SoC FPGA

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