Arria V GZ および Stratix V デバイスの PCI Express PIPE インターフェイス信号のハード IP を確認するにはどうすればよいですか?

PCI Express* のハード IP を使用するには®テストバスを SignalTap™ II、レジスターマップ、または汎用 IOs と組み合わせて使用して、Arria® V GZ および Stratix® V デバイス上の PIPE インターフェイス信号を監視します。以下の手順に従ってください。

テストバスは以下で構成されています。 test_in バスと test_out バス。テストバスはデバッグのみを目的として設計されており、プロダクション・デザインでは使用できません。

次の情報を提供 test_in バスは、どのハード IP PIPE インターフェイス信号を配線するかを決定します。 test_out バス (バスで行く場合)  上 32 ビットの test_in ファイル内のバス altpcie_sv_hip_ast_hwtcl.v は、8 つの PCIe レーンのうち 2 つを選択するために使用されます。これら 2 つのレーンの PIPE 信号は 320 ビットにルーティングされます。 test_out バス (以下「」とも呼ばれます) テストアウト を同じファイルに含む)。

1. test_in バスの上位 32 ビットの値を確認します。

32 ビットの上位 32 ビットのみ test_in バスは、一度に 2 つの特定の PCIe レーンの PIPE インターフェイス信号を選択するために使用されます。表 1 に次の例を示します。 test_in[63:32] をクリックしてレーンを選択します。

表 1。 Test_in[63:32] 異なるレーンを選択するための値

2. ファイルにtest_in[63:32] の値をaltpcie_sv_hip_ast_hwtcl.vに設定します。

ファイル内: altpcie_sv_hip_ast_hwtcl.v、行 2929 を変更します。

差出人    

.test_in ({testin[63:1]、(ALTPCIE_SV_HIP_AST_HWTCL_SIM_ONLY==0)?1'b0:testin[0]})

宛先

.test_in ({32'h、testin[31:1]、(ALTPCIE_SV_HIP_AST_HWTCL_SIM_ONLY==0)?1'b0:testin[0]}、

注 = 0 ~ 3 は上記の表に基づいています。

3. モジュール内のテストアウトからの PIPE インターフェイス信号を 確認altpcie_sv_hip_ast_hwtcl

320 ビットで対応する PIPE インターフェイス信号を確認できます。 test_out モジュール内のバス (テストアウトとも呼ばれます) altpcie_sv_hip_ast_hwtcl.次の表は、テストアウト・バス上の特定のレーンの PIPE インターフェイス信号を示しています。SignalTap™ II、レジスターマップ、または汎用 I/O を使用してテストアウト・バスを観察できます。