記事 ID: 000075597 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/07/08

PCI Express* 向けインテル® L/H タイル・Avalon®・ストリーミング IP がクロックドメインの交差パスのタイミング違反を報告するのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 20.3 ~ 21.2 で問題が発生したため、PCI Express* 向けストリーミング IP のインテル L®/H タイルAvalon®クロックドメインを横断しているパス間でタイミング違反が発生する場合があります。

    PCI Express* 向けインテル® L/H タイル・ストリーミング IP Avalon®はクロックドメインの交差に必要な同期ロジックを生成しますが、Synopsys* Design Constraints Files (.sdc) はこれらのパスを正しく制約しません。

    解決方法

    この問題を回避するには、次の手順に従ってください。

    1. Synopsys* Design Constraints ファイル (.sdc) altera_pcie_s10_gen3x16_cdcダウンロード
    2. インテル® Quartus® プロジェクトに altera_pcie_s10_gen3x16_cdc.sdc追加する
    3. altera_pcie_s10_gen3x16_cdc.sdc は、インテル® L/H タイル・Avalon® PCI Express* コンフィグレーション・ファイル (.ip) のストリーミング IP の後に配置する必要があります。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 21.3 以降で修正されています。

    関連製品

    本記事の適用対象: 4 製品

    インテル® Stratix® 10 GX FPGA
    インテル® Stratix® 10 MX FPGA
    インテル® Stratix® 10 SX SoC FPGA
    インテル® Stratix® 10 TX FPGA

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。