PCI Express* 向けインテル® L/H タイル・Avalon®・ストリーミング IP がクロックドメインの交差パスのタイミング違反を報告するのはなぜですか?

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 20.3 ~ 21.2 で問題が発生したため、PCI Express* 向けストリーミング IP のインテル L®/H タイルAvalon®クロックドメインを横断しているパス間でタイミング違反が発生する場合があります。

PCI Express* 向けインテル® L/H タイル・ストリーミング IP Avalon®はクロックドメインの交差に必要な同期ロジックを生成しますが、Synopsys* Design Constraints Files (.sdc) はこれらのパスを正しく制約しません。

この問題を回避するには、次の手順に従ってください。

1. Synopsys* Design Constraints ファイル (.sdc) altera_pcie_s10_gen3x16_cdcダウンロード
2. インテル® Quartus® プロジェクトに altera_pcie_s10_gen3x16_cdc.sdc を追加する
3. altera_pcie_s10_gen3x16_cdc.sdc は、インテル® L/H タイル・Avalon® PCI Express* コンフィグレーション・ファイル (.ip) のストリーミング IP の後に配置する必要があります。

この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 21.3 以降で修正されています。