記事 ID: 000075596 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/04/24

Interlaken (第 2 世代) インテル® FPGA IPのデザイン例で、rx_lanes_aligned信号のクロック・クロッシング・タイミングのエラーが発生する原因は何ですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Interlaken (第 2 世代) インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 21.1 以前の問題により、 rx_lanes_aligned 信号は Intellectual Property (IP) コアに終了する前に usr_clk に同期されていませんでした。これにより、ユーザーロジックでユーザーが同期しない場合、メタスタビリティーが発生する可能性があります。アラインの変更が頻繁に発生しない場合でも、メタステーブルの問題はユーザーロジックに反映されます。

    解決方法

    この問題を回避するには、usr_clk ドメインに rx_lanes_aligned 信号にsynchronizer を追加することをお勧めします。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 22.3 以降で修正されています。

    関連製品

    本記事の適用対象: 5 製品

    インテル® Stratix® 10 NX FPGA
    インテル® Stratix® 10 MX FPGA
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