記事 ID: 000075585 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/04/29

インテル Agilex® 7 FPGA・ポートフォリオ開発キットが、PCIe* Gen3 システムのトレーニングを正しくリンクできないのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル Agilex® 7 FPGA ポートフォリオ開発キットは (SW7.1) をデフォルトのポジションを ON. SRIS モードに設定しています。

これにより、特に旧世代の Gen3 システムでは、PCIe* リンクの不安定化の問題が発生する可能性があります。

 

 

 

 

 

 

解決方法

この潜在的な問題を回避するには、特に旧世代の Gen3 システムでカードを使用する場合は、SW7.1オフ位置 (Common Refclk アーキテクチャー) に設定します。

関連製品

本記事の適用対象: 2 製品

インテル® Agilex™ F シリーズ FPGA および SoC FPGA
インテル® Agilex™ F シリーズ 開発キット

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