インテル® Stratix® 10 E タイル・トリプルスピード・イーサネット・インテル® FPGA IPのデザイン例は、ハードウェアでは機能しません。

インテル® インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 21.1 で利用可能な インテル® Stratix® 10 E タイル E-Tile トリプルスピード・イーサネット インテル® FPGA IP デザイン例は、Synopsys* VCS* と Mentor* Modelsim の両方で提供されているテストベンチを使用したシミュレーションをサポートしています。

ハードウェア・テストは、インテル® Quartus® Prime ソフトウェアのバージョン 21.1 ではサポートされていません。

インテル® Quartus® Prime ソフトウェアのバージョン 21.1 でサンプルデザインをコンパイルする際に、タイミング・アナライザーがタイミング違反をレポートすることがあります。

インテル® Quartus® Prime Pro Edition ソフトウェア バージョン 21.1 でこの問題を回避するには、以下のパッチをインストールしてください。

Linux 向けバージョン 21.1 パッチ 0.15 のダウンロード (.run)

Windows* 用バージョン 21.1 パッチ 0.15 (.exe) をダウンロードします。

バージョン 21.1 パッチ 0.15 (.txt) 用の R eadme をダウンロードします。

この問題は、インテル® Quartus® Prime Pro ソフトウェア バージョン 21.3 で修正されています。

インテル® Quartus® Prime Pro ソフトウェアのバージョン 21.2 のパッチは、以下のリンクから入手できます。

インテル® Stratix® 10 E タイル・トリプルスピード・イーサネット インテル® FPGA IP デザイン例の生成が失敗するのはなぜですか?