記事 ID: 000075582 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/07/15

Gen3 構成でデバッグ・ツールキットを有効にすると、P タイル インテル® FPGAは PCI Express* のストリーミング IP をAvalon®セットアップ違反を報告する理由を教えてください。

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    PCI Express* Gen3 コンフィグレーションの インテル® FPGA P タイル・Avalon®・ストリーミング IP の問題により、デバッグ・ツールキットを有効にし、Gen3 モードの IP を構成する際にセットアップ違反が発生します。

    解決方法

    これらのタイミング違反は無視しても問題ありません。

    この問題を回避するには、プロジェクトのタイミング違反を解消するために、以下のset_false_path制約を含めます。

     

    Gen3/4x16 の場合:

    set_false_path -from *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* -to *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

     

    set_false_path -from *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* -to *|toolkit_inst|toolkit_readdata*

     

    Gen3/4x8 の場合:

     

    set_false_path -from *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* -to *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

     

    set_false_path -from *|maib_and_tile|hdpldadapt_rx_chnl_11~pld_rx_clk1_dcm.reg* -to *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

     

    set_false_path -from *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* -to *|toolkit_inst|toolkit_readdata*

     

    set_false_path -from *|maib_and_tile|hdpldadapt_rx_chnl_11~pld_rx_clk1_dcm.reg* -to *|toolkit_inst|toolkit_readdata*

     

    Gen3/4x4 の場合:

    set_false_path -from *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* -to *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

     

    set_false_path -from *|maib_and_tile|hdpldadapt_rx_chnl_11~pld_rx_clk1_dcm.reg* -to *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

     

    set_false_path -from *|rx_deskew|u_wrpcie_deskew_0_5_port2|u_wrpcie_deskew|dpchannels[4].tx_aib_deskew_datapipe|o_aib_data_deskewed* - to *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

     

    set_false_path -from *|rx_deskew|u_wrpcie_deskew_0_5_port3|u_wrpcie_deskew|dpchannels[4].tx_aib_deskew_datapipe|o_aib_data_deskewed* - to *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

     

    set_false_path -from *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* -to *|toolkit_inst|toolkit_readdata*

     

    set_false_path -from *|maib_and_tile|hdpldadapt_rx_chnl_11~pld_rx_clk1_dcm.reg* -to *|toolkit_inst|toolkit_readdata*

     

    set_false_path -from *|rx_deskew|u_wrpcie_deskew_0_5_port2|u_wrpcie_deskew|dpchannels[4].tx_aib_deskew_datapipe|o_aib_data_deskewed* - to *|toolkit_inst|toolkit_readdata*

     

    set_false_path -from *|rx_deskew|u_wrpcie_deskew_0_5_port3|u_wrpcie_deskew|dpchannels[4].tx_aib_deskew_datapipe|o_aib_data_deskewed* - to *|toolkit_inst|toolkit_readdata*

    関連製品

    本記事の適用対象: 2 製品

    インテル® Agilex™ FPGA & SoC FPGA
    インテル® Stratix® 10 DX FPGA

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