記事 ID: 000075564 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2021/08/28

SV PCIe HIP の入力ポート cfglink2pcbpld を処理する方法

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    port cfglink2usbpld は HIP バリエーション・ファイル内の好ましくないポートです。SV PCIe ユーザーガイドでは、この信号に関する説明はありません。

     

    解決方法

    デザインのポート cfglink2usbpld を 「0」に接続できます。このポートは Quartus® II 12.0 で削除されます。

    関連製品

    本記事の適用対象: 1 製品

    Stratix® V GX FPGA

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