クリティカルな問題
インテル® Quartus® Prime ソフトウェア・バージョン 21.2 以前のバージョンに問題があるため、 1G/2.5G/5G/10G マルチレート・イーサネット PHY インテル® FPGA IP出力信号のgmii16b_rx_latencyは、Tx クロック (tx_serial_clk)、Rx クロック (rx_cdr_refclk)、リンクパートナー Tx データチャネル・リファレンス・クロック、および推奨される 80MHz latency_measure_clkが共通のクロックソースを共有する場合、0 (分) から0x3FFFFF (最大) の間にドリフトする可能性があります。
その結果、生成された Rx タイムスタンプは正確ではなく、測定された遅延 / オフセットは IEEE 1588 アプリケーションの予測よりもはるかに大きくなります。ただし、gmii16b_tx_latency信号はこの問題の影響を受けません。この問題は、1G および 2.5G IEEE 1588 操作にのみ影響します。5G および 10G IEEE 1588 の動作には影響がありません。
この問題を回避するために、IP コアのlatency_measure_clkクロック周波数を 80MHz から 79.98MHz または 80.02MHz のいずれかに変更します。
この変更は、TOD シンクロナイザー・インテル® FPGA IPの 80MHz サンプリング・クロック周波数にも適用できます。
PTP タイムスタンプの精度には影響しません。
この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 21.4 以降で修正されています。