記事 ID: 000075560 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

HDMI 2.1 インテル® FPGA デザイン例では、ホットプラグまたはリセット・イベントの後に HDMI シンク・レシーバー EDID の読み取りが失敗する場合があるのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    HDMI* インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

インテル® Arria® 10 デバイスを使用する際に、インテル® Quartus® Prime Pro ソフトウェアのバージョン 19.4 から問題が発生し、インテル® Stratix® 10 デバイスを使用する際に インテル® Quartus® Prime Pro ソフトウェアのバージョン 20.4 が原因で、HDMI インテル® FPGA ソース IP コアは、ホットプラグまたはリセットイベントの後で HDMI シンク・レシーバー EDID の読み取りに失敗する場合があります。

これは、HDMI インテル® FPGAソース IP コア FLT_update HDMI Tx ケーブルの電源を抜いても、ポーリング・タイマーが継続するためです。この問題により、I2C マスター・ソフトウェア・デザインが破損し 、EDID コンテンツを正しく読み返せなくなります。

解決方法

この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションバージョン 21.1 以降で修正されています。

関連製品

本記事の適用対象: 2 製品

インテル® Arria® 10 FPGA & SoC FPGA
インテル® Stratix® 10 FPGA & SoC FPGA

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