記事 ID: 000075552 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/06/20

「イーサネット・インテル® FPGA IP向け H タイル・ハード IP」で、少ないホールドタイム違反が発生するのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Arria® 10 および Stratix® V 向け低レイテンシー 100G イーサネット・インテル® FPGA IP
  • イーサネット
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    インテル® Quartus® Pro ソフトウェアのバージョン 18.0 以前の問題により、「イーサネット・インテル® FPGA IP向け H タイル・ハード IP」では、少ないホールドタイム違反が発生する可能性があります。

     

     

    解決方法

    この問題を回避するには、別のフィッターシードを試して、これらのタイミング違反を回避してください。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 18.1 で修正されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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