記事 ID: 000075542 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

PCIe Express* 向けインテル® FPGA P タイル Avalon®・ストリーミング IP を使用する場合、電源管理信号の正しいビット定義はpm_state_o[2:0] ですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Avalon-ST インテル® Stratix® 10 PCI Express* のハード IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    pm_state_o[2:0]信号は、PCIe Express* 向けインテル® FPGA P タイルAvalon®ストリーミング IP の現在の電源状態を示しています。

    以下に正しい定義を示します。

    3'b000 = L0 または IDLE

    3'b001 = L0s

    3'b010 = L1

    3'b011 = L2

    3'b100 = L3

    この情報は、2020.12.14 以前のバージョンのユーザーガイドでは不正でした。

    解決方法

    この情報は、2021.02.18 バージョンのインテル® FPGA P タイル・Avalon・® PCIe Express*ユーザーガイドのドキュメントに含まれています。

    関連製品

    本記事の適用対象: 2 製品

    インテル® Stratix® 10 DX FPGA
    インテル® Agilex™ FPGA & SoC FPGA

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