記事 ID: 000075535 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/04/20

readdatavalid が ASMI Parallel II インテル® FPGA IPでアサートされた後、waitrequest がまだ高いのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    ASMI Parallel II インテル® FPGA IP
    Avalon-MM パイプライン・ブリッジ・インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

ASMI Parallel II インテル® FPGA IPの問題により、IP が waitrequest が高い新しいコマンドをストールしているときに、読み取り信号がアサートされている場合、この動作が表示されます。 readdatavalid 信号は、 読み取り 信号がアサートされた後、1 クロックサイクルでアサートされます。

IP はまだ混雑しているため、 waitrequest は高いままです。IP からの readdata バスが無効です。

 

 

解決方法

この問題を回避するには、 waitrequest が高いときに読み取りコマンドを IP に送信しないでください。

waitrequest 信号のデアサート時に、読み取りコマンドを送信します。

 

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