JESD204B インテル® FPGA IPでAvalon®-MM レジスター・インターフェイスを使用すると、が対象レーン番号を表現するlane_ctrl_レジスター (0x4 - 0x20)のビット [0]を介して移動を有効にすることができます。
JESD204B アドレス・マップおよびレジスター定義については、以下のリンクを参照してください。
TX: https://www.intel.com/content/www/us/en/programmable/support/literature/ug/altera_jesd204_tx_regmap.html
RX: https://www.intel.com/content/www/us/en/programmable/support/literature/ug/altera_jesd204_rx_regmap.html
レジスター・インターフェイスを使用しないデザインの場合、以下の回避策の手順に従って、JESD204B インテル® FPGA IPでレーンごとに不安定な反転を有効にします。
JESD204B インテル® FPGA IPコア・レジスターへのアクセスが利用できない場合は、以下の回避策の手順に従って孕曲反転をオンにします。
ディレクトリーを / altera_jesd204_phy_ / /に変更します。
任意のテキスト・エディター _altera_jesd204_phy__.v ファイルを開きます。
inst__mlpcsインスタンス化のポート.csr_lane_polarityを探します。
入力 ポート csr_lane_polarity の幅は L で、L は JESD204B インテル® FPGA IPコアの合計レーン数を示します。LSB はレーン 0 を、最下位の 1 ビットはレーン 1,..., MSB はレーン L-1 を表します。
このバージョンを有効にするには、入力ポートで 1 をターゲット・ビット csr_lane_polarityドライブします 。
次の例は、レーン 0 からレーン 2 に対して反転した 8 レーンのデザインを示しています。
モジュール _altera_jesd204_phy__ #(
...
altera_jesd204_tx_mlpcs #(
...
) inst_tx_mlpcs (
...
.csr_lane_polarity (7'b0000_0111)、// TX: レーン 0 ~2 で反転
...
);
altera_jesd204_rx_mlpcs #(
...
) inst_rx_mlpcs (
...
.csr_lane_polarity (7'b0000_0111)、// RX: レーン 0 ~2 で反転
...
);
...