記事 ID: 000075532 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

マスターレーンが 0、1、または 3 として選択されている場合、インテル® 低レイテンシー 40 GbE IP コアのオートネゴシエーションが失敗するのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Arria® 10 および Stratix® V 向け低レイテンシー 40G イーサネット・インテル® FPGA IP
  • 低レイテンシー 40G 100G イーサネット
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    インテル® Arria® 10 Low Latency 40GBASE-KR4 ロジックの実装に問題があるため、Auto-Negotiation(AN) は Prime Softwar バージョン 16.0 update1 をインテル Quartus®する前に失敗する可能性があります。

    コア内部のタイミングの問題により、マスターレーンを 0、1、または 3 として選択した場合、IP コアは AN に失敗する可能性があります。

    この問題はタイミングの問題が原因であるため、シミュレーションは正しく動作します。

    解決方法

    この問題を回避するには、マスターレーンを 2 に設定します。

    この問題は、インテル Quartus Prime ソフトウェア・バージョン 16.0 update 1 で修正されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Arria® 10 FPGA & SoC FPGA

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