記事 ID: 000075530 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/12/18

高速リードソロモン FPGA IP コアが、データに対して誤ったチェックシンボルのセットを生成するのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    インテル® FPGA IP 高速リードソロモン・エンコーダー / デコーダー IP-RSCODEC-HS
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

High Speed Reed Solomon FPGA IP コアの RTL ソース生成に関する問題により、「Hyper-optimization」パラメーターが「高」に設定されている場合、IP は受信データ・ペイロードに対して不正なチェックシンボルのセットを生成します。

解決方法

この問題を回避するには、「ハイパー最適化」パラメータを「低」に設定します。

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本記事の適用対象: 1 製品

インテル® Stratix® 10 FPGA & SoC FPGA

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