記事 ID: 000075530 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

高速インテル® リードソロモンFPGA IP コアが、データに不正なチェックシンボルセットを生成するのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • インテル® FPGA IP 高速リードソロモン・エンコーダー / デコーダー IP-RSCODEC-HS
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    高速インテル® リードソロモン FPGA IP コアの RTL ソース生成に問題があるため、Hyper-optimization'パラメーターを [高] に設定すると、IP は入力データペイロードに不正なチェックシンボルセットを生成します。
     

    解決方法

    この問題を回避するには、Hyper-optimizationパラメーターを低'に設定します。

    この問題は、今後の高速インテル® リードソロモン FPGA IP コアのリリースで修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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