記事 ID: 000075517 コンテンツタイプ: トラブルシューティング 最終改訂日: 2022/04/05

Gen3 構成の PCI Express* デザイン例向けインテル® FPGA P タイル・Avalon®・ストリーミング IP が、xcvr_reconfig_clkのセットアップ・タイミングに失敗するのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Avalon-ST インテル® Stratix® 10 PCI Express* のハード IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 21.2 の問題により、第 3 世代構成の PCI Express* デザイン例向けインテル® FPGA P タイル・Avalon®・ストリーミング IP は、P タイル・デバッグ・ツールキットが有効になっているxcvr_reconfig_clkセットアップ・タイミングに失敗します。
    タイミング違反は P タイル・デバッグ・ツールキットの結果には影響しません。

    解決方法

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 21.2 でこの問題を解決するためのパッチが利用可能です。
    以下の該当するリンクから Patch 0.23 をダウンロードしてインストールします。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 21.3 以降で修正されています。

    関連製品

    本記事の適用対象: 2 製品

    インテル® Stratix® 10 DX FPGA
    インテル® Agilex™ F シリーズ FPGA および SoC FPGA

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