記事 ID: 000075516 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/03/10

PCI Express* の L/H タイル・Avalon®・ストリーミング IP では、MSI メッセージ・コントロール・レジスターのmsi_enableビットまたは PCI コマンドレジスターのバス・マスター・イネーブル・ビットがアサートされていない場合、なぜ MSI 割り込みが生成されるのでしょうか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Avalon-ST インテル® Stratix® 10 PCI Express* のハード IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    PCI Express* の L/H タイル・Avalon®・ストリーミング IP は、MSI メッセージ・コントロール・レジスターの MSI イネーブル ・ビットまたは PCI コマンド・レジスターの バス・マスター・イネーブル ・ビットのいずれかのステータスをチェックしません。 また 、app_msi_req信号がアサートされるたびに、PCI Express* リンクの MSI 割り込みを通知する 1 つの dword Memory Write TLP を生成します。

    解決方法

    この問題を回避するには、ユーザー・アプリケーション・ロジックが、app_msi_req信号をアサートする前に 、MSI イネーブル および バス・マスター・イネーブル ・ビット のステータスapp_msi_req 検証する必要があります。

    この情報は 、PCI Express* 向け L および H タイル・Avalon®・ストリーミングおよびシングルルート I/O 仮想化 (SR-IOV) IP の 2021.09.17 リリースに追加されました。

    関連製品

    本記事の適用対象: 4 製品

    インテル® Stratix® 10 MX FPGA
    インテル® Stratix® 10 TX FPGA
    インテル® Stratix® 10 SX SoC FPGA
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