記事 ID: 000075512 コンテンツタイプ: エラーメッセージ 最終改訂日: 2021/04/21

エラー (抑制可能): ../../altera_rs_ser_dec_191/sim/rs2_altera_rs_ser_dec_191_y4pqgea.vhd(668): (vcom-1130) エンティティ "altera_avalon_st_splitter " のポート「in0_empty」がインスタンス化されるコンポーネントにありません。

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • インテル® FPGA IP リードソロモン・ エンコーダー / デコーダー II IP-RSCODECII
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 21.1 以前のバージョンでは、リードソロモン II インテル® FPGA IPに問題があるため、Modelsim* ソフトウェアで VHDL シミュレーション・モデルをシミュレーションすると、上記のエラーが発生することがあります。

    解決方法

    この問題を回避するには、Verilog シミュレーション モデルを使用できます。

    関連製品

    本記事の適用対象: 3 製品

    インテル® Cyclone® 10 GX FPGA
    インテル® Arria® 10 FPGA & SoC FPGA
    インテル® Stratix® 10 FPGA & SoC FPGA

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