記事 ID: 000075497 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

インテル® Stratix® 10 低レイテンシー 40G イーサネットのデザイン例でトランシーバー PMA および PCS レジスターにアクセスする際に不正な値を書き戻す理由

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Arria® 10 および Stratix® V 向け低レイテンシー 40G イーサネット・インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime ソフトウェア・バージョン 18.1 の問題により、インテル® Stratix® 10 Low Latency 40G イーサネット・デザイン例内のトランシーバー PMA および PCS レジスターへの書き込みは有効とはなりません。さらに、インテル Stratix 10 Low Latency 40G イーサネット・デザイン例内のトランシーバー PMA および PCS レジスターから読み出すと、不正な値が返されます。

    解決方法

    この問題は、インテル Quartus Prime ソフトウェアの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 4 製品

    インテル® Stratix® 10 GX FPGA
    インテル® Stratix® 10 MX FPGA
    インテル® Stratix® 10 SX SoC FPGA
    インテル® Stratix® 10 FPGA & SoC FPGA

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