記事 ID: 000075494 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

JESD204B で csr_lmfc_offset パラメーターを変更しても、F と K が 1024 の場合、インテル® FPGA IP確定的なレイテンシーに影響しないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • JESD204B インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション 21.1 以前および インテル® Quartus® Prime スタンダード・エディションバージョン 20.1 以前の既知の問題により、 インテル® ARRIA® 10、インテル® Cyclone® 10 GX、インテル® Stratix® 10、インテル® Agilex™ デバイスで TX モードで JESD204B インテル® FPGA IPを使用する場合(FおよびKの製品が1024の最大値である場合) csr_lmfc_offset構成しても、IP の内部LMFCエッジのシフトには影響がありません。内部LMFCカウンターは、SYSREF検出時にデフォルトで0からカウントを開始します。

    解決方法

    この問題を回避するには、RX コンバーター・デバイスの LMFC 調整または RBD オフセット を使用して 、FxK=1024のときの確定的なレイテンシーを実現します。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションバージョン 21.2 以降で修正されています。

    関連製品

    本記事の適用対象: 4 製品

    インテル® Agilex™ FPGA & SoC FPGA
    インテル® Arria® 10 FPGA & SoC FPGA
    インテル® Cyclone® 10 GX FPGA
    インテル® Stratix® 10 FPGA & SoC FPGA

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