記事 ID: 000075491 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

PCI Express* 向け R タイル Avalon ストリーミング・インテル® FPGA IPを含むデザインが、リコンフィグレーションまたは CVP アップデート操作を正常に実行できないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 21.2 の問題により、 リコンフィグレーション・プロセスを実行する前に、R タイルのリファレンス・クロック・ピン(REFCLK_GXR[R,L[14A,14C,15A,15C]_CH[0,1]P)に安定したフリー・ランニング・クロック信号がない場合、デバイスでリコンフィグレーション中または CVP アップデートの実行中にエラーが発生する場合があります。

    この問題は、リファレンス・クロック・ピンに安定したフリー・ランニング・クロック信号がない場合でも、最初のコンフィグレーション・プロセス中にはデバイスに影響を与えません(REFCLK_GXR[R,L [14A,14C,15A,15C]_CH[0,1]P)。

    解決方法

    この問題を回避するには、R タイルのリファレンス・クロック・ピン(REFCLK_GXR[R,L[14A,14C,15A,15C])_CH[0,1]P)に安定したフリー・ランニング・クロック信号を供給してからデバイス・リコンフィグレーション操作を開始します。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Agilex™ I シリーズ FPGA & SoC FPGA

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