インテル® Stratix® 10 FPGA向けの E タイルハード IP ダイナミック・リコンフィグレーションのデザイン例で生成された「c3_reconfig.c」ファイルに含まれるレジスター設定に関して、既知の問題はありますか?

「25G イーサネットから CPRI プロトコル」、「10G/25G イーサネット・プロトコル」、または「CPRI プロトコル」モードで動作する インテル® Stratix® 10 FPGA向け E タイル・ハード IP ダイナミック・リコンフィグレーション・デザイン例で生成された「c3_reconfig.c」ファイルに含まれるレジスター設定に関して、既知の問題はありますか?

はい。インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 20.3 以前の問題により、E タイルハード IP ダイナミック・リコンフィグレーション・デザイン例 インテル® Stratix® 10 FPGA「25G イーサネット対 CPRI プロトコル」、または「CPRI プロトコル」モードで動作する E タイル・ハード IP ダイナミック・リコンフィグレーション・デザイン例によって生成された「c3_reconfig.c」ファイルには、トランシーバー・アドレス ・0x30Eへの不正なレジスターが含まれています。 ビット [7]。これらの書き込みには、次の機能があります。

                        「25G イーサネットから CPRI プロトコル」

• c3_ehiplane_rcfg_25gptpfec_to_9p8gcpri

• c3_ehiplane_rcfg_25gptpfec_to_4p9gcpri

• c3_ehiplane_rcfg_25gptpfec_to_2p4gcpri

• c3_ehiplane_rcfg_10gcpri_to_9p8gcpri

                        「10G/25G イーサネット・プロトコル」

• c3_ehiplane_rcfg_25gptpfec_to_1gptp

• c3_ehiplane_rcfg_10gptp_to_1gptp

• c3_ehiplane_rcfg_25gptpnofec_to_1gptp

                        「CPRI プロトコル」

• c3_cpriphy_rcfg_grp_a_to_grp_b

• c3_cpriphy_rcfg_grp_a_to_grp_c

これらの各機能では、次のレジスターへのアクセスが正しくありません。

HIP OSC CLK SCG EN

rdata0 = IORD (xcvr_base_addr、0x30E);

wdata = (rdata0 & 0xFFFFFF7F) |0x80;

IOWR (xcvr_base_addr、0x30E、wdata);

この問題を回避するには、次の手順を実行します。

1. 「/software/dynamic_reconfiguration_hardware/」ディレクトリーに移動します。
2. [c3_reconfig.c] ファイルを開きます。
3. 上記の説明に記載されている機能を見つけます。
4. コードの次の (3) セクションにコメントアウトします。

  HIP OSC CLK SCG EN

rdata0 = IORD (xcvr_base_addr、0x30E);

wdata = (rdata0 & 0xFFFFFF7F) |0x80;

IOWR (xcvr_base_addr、0x30E、wdata);

5. [c3_reconfig.c] ファイルを保存します。
6. Nios・ソフトウェア・プロジェクトを再構築して、新しい .elf ファイルを入手します。