記事 ID: 000075466 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

マルチ入力のインテル® CIC IP コアのout_channelがシーケンス外であるのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    CIC インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

インテル® CIC IP コアの出力ブロックのレイテンシー計算エラーにより、out_data関係のout_channelが 1 つずつオフになっています。例えば、CIC フィルターに 10 個の入力がある場合、out_dataはチャネル 0 のデータを提供し、out_channelはチャネル 9 を示します。 このチャネルアライメント・エラーは、シミュレーションと合成デザインの両方に存在します。

解決方法

この問題を回避するには、out_data後にレジスターステージを 1 つ追加します。このステージは RTL で追加できます。この追加のレジスターステージは、out_channelをout_data関係に修正します。

この問題は、インテル® Quartus® Prime ソフトウェアの今後のリリースで修正される予定です。

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